PCIe Gen 3 Fragen und Antworten


1) Was ist PCI Express® (PCIe) 3.0? Was sind die Voraussetzungen für diese Evolution der PCIe®-Architektur?

PCIe 3.0 ist die nächste Evolution des ubiquitären und universellen PCI Express I / O Standard. Bei 8GT / s Bitrate wird die Verbindungsbandbreite über PCIe 2.0 verdoppelt und gleichzeitig die Kompatibilität mit Software und mechanischen Schnittstellen bewahrt. Die zentrale Voraussetzung für die Weiterentwicklung der PCIe-Architektur ist es, auch weiterhin die Leistungsskalierung im Einklang mit der Bandbreitenanforderung von führenden Anwendungen mit niedrigen Kosten, geringer Leistung und minimalen Störungen auf Plattformebene zu bieten.

Einer der Hauptfaktoren für die breite Annahme der PCIe-Architektur ist die Sensibilität für hochvolumige Fertigungsmaterialien und Toleranzen wie FR4-Boards, kostengünstige Uhrenquellen, Steckverbinder und so weiter. Bei der Vollständigkeit der Kompatibilität werden dieselben Topologien und Kanäle wie in PCIe 2.0 sowohl für Client- als auch für Serverkonfigurationen unterstützt. Eine weitere wichtige Voraussetzung ist die Herstellbarkeit von Produkten mit der am weitesten verbreiteten Silizium-Prozesstechnik. Für die PCIe 3.0-Architektur glaubt die PCI-SIG einen 65nm-Prozess oder wird besser benötigt, um Silizium-Bereich und Leistung zu optimieren.

2) Was ist die Bitrate für PCIe 3.0 und wie geht es dazu Vergleich mit früheren Generationen von PCIe?

Die Bitrate für PCIe 3.0 beträgt 8GT / s. Diese Bitrate stellt den optimalen Kompromiss zwischen Herstellbarkeit, Kosten, Leistung und Kompatibilität dar. Die PCI-SIG-Analyse umfasste mehrere Topologien und Konfigurationen, einschließlich Servern. Alle diese Studien bestätigten die Machbarkeit von 8GT / s-Signalisierung mit Low-Cost-Enabler und mit minimalem Anstieg der Leistung und Silizium-Chip-Größe.

3) Wie funktioniert das PCIe 3.0 8GT / s "double" Die PCIe 2.0 5GT / s Bitrate

Die PCIe 2.0 Bitrate wird bei 5GT / s angegeben, aber mit dem 20 Prozent Performance Overhead des 8b / 10b Codierungsschemas ist die gelieferte Bandbreite tatsächlich 4Gb / s. PCIe 3.0 entfernt die Anforderung für 8b / 10b-Codierung und verwendet stattdessen ein effizienteres 128b / 130b-Codierungsschema. Durch das Entfernen dieses Overhead kann die Bandbreite der Bandbreite mit der Implementierung der PCIe 3.0-Spezifikation auf 8Gb / s verdoppelt werden. Diese Bandbreite ist die gleiche wie eine Interconnect mit 10GT / s mit dem 8b / 10b Codierung Overhead. Auf diese Weise liefern die PCIe 3.0-Spezifikationen die gleiche effektive Bandbreite, aber ohne die unerschwinglichen Strafen, die mit 10GT / s-Signalisierung verbunden sind, wie zum Beispiel PHY-Design-Komplexität und erhöhte Silizium-Chip-Größe und Leistung.

4) Heißt das, dass PCIe bei 8GT / s fertig ist? Was kommt als nächstes

Die PCI-SIG wird die Anforderungen ihrer Mitglieder und der Branche nach der erfolgreichen Veröffentlichung der PCIe 3.0-Spezifikationen für die nächste Generation der PCIe-Architektur untersuchen. Höhere Signalisierungsraten hängen von einer Reihe von Faktoren ab. Die PCI-SIG ist bestrebt, die robustesten und leistungsstärksten I / O-Interconnect-Spezifikationen zu liefern und gleichzeitig einen kompromisslosen Fokus auf kostengünstige, geringe Leistung, hohe Fertigungsfähigkeit und Kompatibilität zu gewährleisten. Durch die Nutzung von Durchbrüchen bei der Signalisierung Technologien und Silizium-Prozess-Fähigkeiten

5) Werden PCIe 3.0 Spezifikationen nur eine Signalisierungsrate erhöhen?

Die PCIe 3.0 Spezifikationen umfassen die Basis und die Karte elektromechanische ( CEM) Spezifikationen. Es kann Aktualisierungen zu anderen Formfaktorspezifikationen geben, da die Notwendigkeit entsteht. Innerhalb der Basisspezifikation, die eine Chip-to-Chip-Schnittstelle definiert, werden Aktualisierungen an den elektrischen Abschnitt vorgenommen, um die 8GT / s-Signalisierung zu verstehen. Da die Technologiedefinition durch den PCI-SIG-Spezifikationsentwicklungsprozess fortschreitet, werden zusätzliche ECN und Errata mit jedem Überprüfungszyklus einbezogen. Zum Beispiel werden die aktuellen PCIe-Protokoll-Erweiterungen, die die Verbindungslatenz und die anderen Ressourcen für die Nutzung von Ressourcen berücksichtigen, in die PCIe 3.0-Spezifikationsrevisionen gerollt, sobald sie verfügbar sind. Die endgültige PCIe 3.0 Spezifikation konsolidiert alle ECN und Errata, die seit der Veröffentlichung der PCIe 2.1 Spezifikation veröffentlicht wurden, sowie Interim Errata

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Source by Jim Renehan